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基于LVDS的高可靠性远程数据传输设计-万博娱乐_万博体育官网登陆_万博体育ios版

在某远间隔测验使命中,需求运用数据收集编码器收集多路高速模仿量信号,并将这些信号实时地回传给地上测验台进行数据检测与处理,因为此使命测验环境特别,测验员不行近间隔测验,因而需求将数据在远间隔的情况下高速地回传给地上测验台进行数据处理。依据此使命中运用的电缆网所在的环境较为恶劣,周围电磁搅扰大,关于传统的并行线传输,尽管传输速率可以满意使命要求,但因为需求较多接口数据线,在这种传输速率高且环境恶劣的情况下会导致数据质量严峻下降;PECL速率尽管也满意此次使命要求,但其接口电平并不与规范逻辑兼容[1];而RS422和RS485的数据传输速率显着不能满意使命要求,因而选用LVDS技能作为本次规划的解决计划。

LVDS是一种可以满意高传输速率和远间隔传输的低压差分信号,其理论传输速度可到达1.923 Gb/s[2],而LVDS信号在500 Mb/s的传输速率下其本身传输间隔其实只要2~3 m,因而本规划为逆天仙尊了到达使命要求,在硬件电路规划中参加了费玉清姐姐串行数字电缆驱动器和自适应电缆均衡器用于添加信号的驱动才能和补偿信号的衰减,而在软件盐水虾的做法逻辑规划中添加了一种新式的8B/10B编码计划,用于愈加高效快速地处理数据,进步数据传输的可靠性[3]

1 体系雍正之再生结全体计划规划

体系的全体规划框图如图1所示,由数据收集编码器、地上测验台及上位机三部分组成。数据收集编码器收集高速模仿量信号,地上测验台接纳上位机下发的指令并转发给数据收集编码器且潍柴动力接纳数据收集编码器回传的数据。

依据测验使命,本规划选用4段60 m,共240 m的平衡双绞导线衔接数据收集编码器与地上测验台,数据收集编码器以500 Mb/s的码率向地上测验台发送LVDS数据,并进行很多的试验模仿测验使命的现场条件,经过测验台回读的数据的正确性验证此计划的可行性与可靠性。

2 硬件电路规划

为了积极响应进口电子元器件国产化的需求,支撑“中国芯”工程的开展[4],一起防止呈现进口电子元器件因为停产、禁运的断档问题以及对芯片刺进木马等的安全问题[5],本次规划抛弃了传统规划中运用进口的LVDS串行器宽和串器,经过比照多家国内芯片厂商的LVDS接口产品,终究选定了契合本次测验要求的成都振芯的LVDS编码器GM8223以及LVDS解码器GM8224。

因为趋肤效应和介质损耗,高速LVDS信号在电缆传输中会有所衰减[6],两者导致的信号衰减别离正比于传输频率的平方根和传输速率,尤其是在高速远间隔传输进程中,电缆传输中的衰减更是发生信号不稳定的主要原因。本规划为了确保数据的传输质量,选用了针对500 Mb/s传输速率和2依据LVDS的高可靠性长途数据传输规划-万博文娱_万博体育官网登陆_万博体育ios版40 m远间隔的信依据LVDS的高可靠性长途数据传输规划-万博文娱_万博体育官网登陆_万博体育ios版号调度技能,经过对信号的均衡和预(去)加剧[7],以到达规划要求。该部分选用了美国TI公司的串行数字电缆驱动器LMH0002和自适应电缆均衡器LMH0044。

2.1 LVDS接口发送电路规划

图2所示为LVDS接口发送电路,GM8223祭祀编码器接纳来自FPGA的10位并行的TTL数据信号和一路TTL时钟信号,将其转化为1对LVDS串行数据信号输出到串行数字电缆驱动器LMH0002,GM8223串行传输速率在100 Mb/s~660 Mb/s之间,满意本规划要求。图中R9、R10和R11为上拉电阻,并且起到限流效果。

LMH0002驱动器的数据传输速率可以到达1.485 Gb/s,可以将GM8223输出的差分电压进步,然后有用地添加了数据在传输线上的传输间隔。信号由LMH0002的输出端输出后经过LVDS平衡双绞线传向LMH0044的接纳端。图中R7、R1依据LVDS的高可靠性长途数据传输规划-万博文娱_万博体育官网登陆_万博体育ios版5、L1和R8、R16、L2别离组成两个回波损耗网络,用于削减信号在衔接器处的回波损耗,进步信号传输质量[8];R13和R14为差分终端匹配电阻,用于消除信号的反射,增强信号的稳定性;C9、C10和C11为去耦电容;R12为操控输出电压摆幅的电阻,当阻值为590 时,输出电压摆幅可达2.5 V。

2.2 LVDS接口接纳电路规划

图3所示为LVDS接口接纳电路,LVDS信号经过线缆和衔接器传输至LMH0044均衡器,LMH0044具有208 mW的低功耗和极低颤动性的特性,其内部包括一个多级自适应滤波器,LVDS差分信号从输入端输入后,首要经过多级自适应滤波器对信号进行滤波,然后进入自偏置康复电路对信号进魔眼战神张钧行彻底康复后发送至输出驱动模块并发生主动均衡操控(AEC)信号,AEC信号用于反应设置自适应滤波器的增益和带宽,之后内部的载波检测模块发生载波检测信号并发送给输出驱动模块,终究输出驱动模块经过归纳后将信号经过输出管脚输出并传送至GM8224解码器进行解码。图中R1和R2为差分终端匹配电阻;C2和C3为隔直电容,防止输入电位影响正常信号的传输;因为LMH0044的输入信号为弱信号,较强的信号会耦合到其间并损坏数据,因而在PCB布板时LMH0044的输入信号与其他信号隔脱离。

GM8224解码器利用了数据与时钟康复荷斯坦奶农沙龙技能,可以将串行输入的高速LVDS信号解码为10位并行数据和1路时钟信号,其串行传输速率在100 Mb/s~660 Mb/s之间,满意本规划要求。LVDS信号经过LMH0044的主动补偿后康复至正常强度,再由GM8224解码器将1对LVDS数据信号转化为10位并行TTL数据信号和1位TTL时钟信号,传输给FPGA进行处理。图中R3、R4和R5为上拉电阻,并且起到限流效果。

3 软件可靠性规划

在LVDS信号高速远间隔传输中,数据传输的可靠性是判别规划成功与否的最重要的规范[9],本次规划的主控芯片选用了北京微电子技能研讨所规划的FPGA——BQV600。本次规划利用了FPGA速度与面积交换的思维,对传统的8B/10B编解码计划进行了改善,在一个时钟下一起并即将4组数据进行编码或解码的处理,经过添加处理数据的位宽然后进步了8B/10B编解码的全体速度[10],以到达500 Mb/s的数据传输速率。

3.1 LVDS发送端的新式8B/10B编码规划

为了确保数据在编码进程中的速度与正确性,选用了依据并行处理方法的新式8B/10B编码办法,图4是其编码电路流程图。该编码电路经过Transceiver IP核将4组8 bit数据组成一组32 bit数据,将每32 bit数据当作一个大的全体,每8 bit数据当作一个小的全体,别离为Din[7:0]、Din[15:8]、Din[23:16]和Din[3外汇汇率1:24],然后4组数据会在同一个时钟下进入编码模块并进行编码处理,每组数据依照正负编码列表会得到2个10 bit数据以及2个极性值,处理后的8组10 bit数据和极性值经过均衡检测操控模块,依据极性均衡原则判别得出4组10 bit数据Dout[9:0]、Dout[19:10]、Dout[29:20]和Dout[39:30],终究经过Transceiver IP核将4淘宝刷单组10 bit数据接连宣布。其间Dout[9:0]在D11和D12中选出,Dout[19:10]在D21和D22中选出,Dout[29:20]在D31和D32中选出,Dout[39:30]在D41和D42中选出。

因为传统的8B/10B编码在编码进程中具有内涵相关性,即前一个数据输出的游程值会对后一个数据编码有影响[11],因而在此办法的基础上无法彻底依照传统的8B/10B编码对4组数据进行处理,需求从头规划编码电路,下面将关于新式8B/10B编码电路中的模块进行逐个介绍。

3.1.1 编码模块的规划

图5所示为编码模块的流程图,Datan为8 bit数据输入,其间n=1、2、3、4时别离对应Din[7:0]、Din[15:8]、Din[23:16]和Din[31:24],关于每个输入数据的正列表和负列表编码时,首要会判别其是否为操控码,若为操控码,则依照操控编码的映射联系进行编码,若不是操控码,则阐明输入为数据码,依照3B/4B和5B/6B映射联系进行编码。

图6所示为极性判别的电路图,其间rd1与rd2别离为5B/6B与3B/4B的极性值,依据编码极性规矩表,无论是5B/6B编码仍是3B/4B编码,其极性值只张延可能为0和1[12]。关于图中的不带进位核算的加法器来说,在正负列表编码时,rd1与rd2相加所得到的RDn值将会与数据相对应的列表编码极性值持平,其间n取1或许2,当n取1时表明负列表极性的RD值,当n取2时表明正列表极性的RD值。

3.1.2 均衡检测依据LVDS的高可靠性长途数据传输规划-万博文娱_万博体育官网登陆_万博体育ios版操控模块的规划

在8B/10B编码进程中,因为输出码流中0与1的个数具有不平等性,因而要求在编码进程中要极性替换,然后确保0与1的相对平衡[13],具体操作为:假如当时取正列表编码,得到极性值RD=1,则下一次编码取负列表编码;反之亦然。

图7所示为均衡检测操控模块的流程图。图示rd1、rd2、rd3、rd4是记载数据Din[7:0顾南延]、Din[15:8]、Din[23:16]、Din[31:24]编码相对应的编码取值列表,Dout1、Dout2、Dout3、Dout4别离对应输出Do依据LVDS的高可靠性长途数据传输规划-万博文娱_万博体育官网登陆_万博体育ios版ut[9:0]、Dout[19:10]、Dout[29:20]和Dout[39:30]。依据8B/10B编码规则,第一个编码值取负列表编码的值,然后判别与该编码对应的极性值RD是否为1,若为1则第二个编码列表的值取与第一个编码列表的给教师的一封信值的相反的值,若不为1则第二个编码列表的值取与第一个编码列表的值的相同的值。以此类推,第四个温度计编码列表的RD值相同也决议了下一组编码中第一个编码的取值,从而确保了整个数据编码的直流平衡。

3.2 LVDS接纳端的新式8B/10B解码规划

LVDS接纳端解码电路的作业原理与编码电路的作业原理相似,是编码电路的逆进程[14],将接纳到的4组10 bit数据经过Transceiver IP核组成一组40 bit数据,该数据经过如图8所示的新式8B/10B解码电路得到32 bit数据,终究经过Transceiver IP核将数据以每组8 bit接连宣布。

操控字符编骆冰码检测模块用于检测接纳到的编码字符是否为操控码,若为操控码则对应的kin赋值为1,不然阐明为数据码,kin赋值为0;解码模块将接纳到的4组数据依据4B/3B和6B/5B解码映射联系表进行解码,然后进行4组数据的不均衡性检测得出其对应的RD值;违规检测模块经过比较相邻两组8 bit数据的值与RD值,判别在5万左右买什么车好传输进程中是否发生解码违规数据,若没有发生,则输出有用数据,不然将该数据删去。

4 可靠性成果验证

为了验证本次规划的可靠性,选用数据收集编码器、地上测验台与上位机一起建立的测验体系。地上测验台与数据收集编码器之间的数据传输选用了4段50 m的LVDS平衡双绞导线作为传输介质。测验中将数据收集编码器与LVDS平衡双绞导线放置于60 ℃高温环境并向LVDS双绞线中注入脉冲鼓励作为搅扰,选用的数据帧结构如图9所示,其间“96 14 6F 14 6F”为数据帧包头,“00 00 00 00~00 00 00 09”为包计数,数据为00~59的递加数。

经过FPGA程序操控LVDS串行数据的传输速率,以及经过电缆长度操控LVDS串行数据新天启大明的传输间隔,别离进行如下误码率的测验,测验成果见表1、表2。

依据测验成果可知,硬件电路可以确保以100 Mb/s的传输速率在240 m的电缆中或以500 Mb/s的传输速率在60 m的电缆中无误码传输,但随着传输速率和电缆长度的添加误码率会越来越大,远不及测验使命要求。但在FPGA程序中参加新式的8B/10B编解码后,可以显着地下降数据误码率,不只可以确保240 m长的远间隔传输,并且速率上也可以满意500 Mb/s的高速无误码传输。

5 定论

针对数据在高速远间隔传输进程中可靠性低的问题,本规划在硬件电路上选用了信号调度技能,对LVDS信号进行均衡和预(去)加剧处理,一起在逻辑规划中,参加了一种新式8B/10B编解码的优化方法,极大地增强了传输链路的可靠性。经过很多的测验试验,验证了本规划中LVDS数据可以以500 Mb/s的传输速率在240 m的平衡双绞导线上完成无误码传输,满意测验使命要求。

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作者信息:

雷武伟,文 丰,刘东海,王淑琴

(中北大学 仪器科学与动态测验教育部要点试验室,电子测验技能国家要点试验室,山西 太原030051)

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